P0633

Terasic Technologies
993-P0633
P0633

Produc.:

Opis:
Programmable Logic IC Development Tools T-Core Kit

Na stanie magazynowym: 291

Stany magazynowe:
291 Wysylamy natychmiast
Minimum: 1   Wielokrotności: 1
Cena jednostkowa:
-,-- zł
wewn. Cena:
-,-- zł
Szac. taryfa:
Ten produkt jest wysyłany BEZPŁATNIE

Cennik (PLN)

Il. Cena jednostkowa
wewn. Cena
576,89 zł 576,89 zł

Atrybuty produktu Wartość atrybutu Wybierz atrybut
Terasic
Kategoria produktów: Narzędzia rozwojowe do scalonych logicznych układów programowalnych
Starter Kits
FPGA
MAX 10, RISC-V
Marka: Terasic Technologies
Rodzaj interfejsu: JTAG
Napięcie robocze zasilania: 5 V
Rodzaj produktu: Programmable Logic IC Development Tools
Seria: FPGA Board
Wielkość opakowania producenta: 1
Podkategoria: Development Tools
Jednostka masy: 236,520 g
Znalezione produkty:
Aby pokazać podobne produkty, zaznacz przynajmniej jedno pole wyboru
Aby wyświetlić podobne produkty w tej kategorii, zaznacz co najmniej jedno pole wyboru powyżej.
Wybrane atrybuty: 0

TARIC:
8471500000
CNHTS:
8543709990
CAHTS:
8471500090
USHTS:
8471500150
JPHTS:
847150000
MXHTS:
8471500100
ECCN:
EAR99

T-Core FPGA MAX 10 Development Board

Terasic T-Core FPGA MAX 10 Development Board offers a robust hardware design platform built around the Intel® MAX 10 FPGA. The board is designed to provide a cost-effective, single-chip solution in control plane and data path applications and programmable logic for flexibility. With the MAX 10 FPGA, users can get lower power consumption/cost and higher performance than the previous generation. Terasic T-Core FPGA MAX 10 Development Board includes hardware such as onboard USB-Blaster™ II, QSPI flash, analog-to-digital converter (ADC) header, RGB LEDs, and a 2x6 TMD expansion header. By leveraging all of these capabilities, the T-Core is an ideal solution for showcasing, evaluating, and prototyping the potential of the Intel MAX 10 FPGA. The series also supports RISC-V CPU with an onboard JTAG debug and is an ideal platform for learning RISC-V CPU design and embedded system design.