LMK5C33414ARGCRS1

Texas Instruments
595-LMK5C33414ARGCRS
LMK5C33414ARGCRS1

Produc.:

Opis:
Clock Synthesizer / Jitter Cleaner Three DPLL three AP LL four-input and 1

Model ECAD:
Pobierz bezpłatną aplikację Library Loader, aby skonwertować ten plik do narzędzia ECAD Tool. Dowiedz się więcej o modelu ECAD.

Dostępność

Stany magazynowe:
Niedostępne na stanie
Średni czas produkcji:
18 tygodni Oczekiwany czas produkcji w fabryce.
Minimum: 2500   Wielokrotności: 2500
Cena jednostkowa:
-,-- zł
wewn. Cena:
-,-- zł
Szac. taryfa:
Ten produkt jest wysyłany BEZPŁATNIE

Cennik (PLN)

Il. Cena jednostkowa
wewn. Cena
Komplet Opakowanie zbiorcze (zamówienie w wielokrotności 2500)
165,85 zł 414 625,00 zł

Atrybuty produktu Wartość atrybutu Wybierz atrybut
Texas Instruments
Kategoria produktów: Syntezery zegara / tłumik jitteru sygnałowego
RoHS:  
14 Output
1.25 GHz
APLL
DPLL
VQFN-64
800 MHz
3.135 V
3.465 V
- 40 C
+ 105 C
LMK5C33414AS1
SMD/SMT
Reel
Marka: Texas Instruments
Kraj montażu: Not Available
Kraj wytworzenia: Not Available
Kraj pochodzenia: PH
Wrażliwość na wilgoć: Yes
Prąd roboczy zasilania: 1.085 A
Produkt: Network Synthesizers / Jitter Cleaners
Rodzaj produktu: Clock Synthesizers / Jitter Cleaners
Wielkość opakowania producenta: 2500
Podkategoria: Clock & Timer ICs
Znalezione produkty:
Aby pokazać podobne produkty, zaznacz przynajmniej jedno pole wyboru
Aby wyświetlić podobne produkty w tej kategorii, zaznacz co najmniej jedno pole wyboru powyżej.
Wybrane atrybuty: 0

Ta funkcja wymaga włączonej obsługi języka JavaScript.

USHTS:
8542390090
ECCN:
EAR99

LMK5C33414AS1 Network Synchronizer

Texas Instruments LMK5C33414AS1 Network Synchronizer is a network synchronizer and jitter cleaner designed to meet the stringent requirements of wireless communications and infrastructure applications. The LMK5C33414AS1 is a device bundled with software support for IEEE-1588 PTP synchronization to a primary reference clock source. The network synchronizer integrates three DPLLs to provide jitter attenuation and hitless switching with programmable loop bandwidth and no external loop filters. This feature maximizes ease of use and flexibility. Each DPLL phase locks a paired APLL to a reference input.