LS1084AXN7PTA

NXP Semiconductors
771-LS1084AXN7PTA
LS1084AXN7PTA

Produc.:

Opis:
Microprocessors - MPU 1400/1800 XT RvA

Model ECAD:
Pobierz bezpłatną aplikację Library Loader, aby skonwertować ten plik do narzędzia ECAD Tool. Dowiedz się więcej o modelu ECAD.
Produkt ten może wymagać dodatkowej dokumentacji przy eksporcie ze Stanów Zjednoczonych.

Dostępność

Stany magazynowe:
Niedostępne na stanie
Średni czas produkcji:
26 tygodni Oczekiwany czas produkcji w fabryce.
W przypadku tego produktu zgłoszono długi czas realizacji.
Minimum: 60   Wielokrotności: 60
Cena jednostkowa:
-,-- zł
wewn. Cena:
-,-- zł
Szac. taryfa:
Ten produkt jest wysyłany BEZPŁATNIE

Cennik (PLN)

Il. Cena jednostkowa
wewn. Cena
685,46 zł 41 127,60 zł

Atrybuty produktu Wartość atrybutu Wybierz atrybut
NXP
Kategoria produktów: Mikroprocesory – MPU
Ograniczenia dotyczące wysyłki
 Produkt ten może wymagać dodatkowej dokumentacji przy eksporcie ze Stanów Zjednoczonych.
RoHS:  
ARM Cortex A53
8 Core
32 bit/64 bit
1.4 GHz
FCPBGA-780
32 kB
32 kB
1.025 V
LS1084A
SMD/SMT
- 40 C
+ 105 C
Tray
Marka: NXP Semiconductors
Wielkość danych RAM: 128 kB
Napięcie we/wy: 1.2 V, 1.8 V, 2.5 V, 3.3 V
Rodzaj interfejsu: Ethernet, I2C, PCI-e, Serial, USB
Instrukcja pamięci/Pamięć podręczna L2: 1 MB, 1 MB
Rodzaj pamięci: DDR4 SDRAM
Wrażliwość na wilgoć: Yes
Liczba timerów/liczników: 4 Timer
Seria procesora: QorIQ Layerscape LS1088A
Rodzaj produktu: Microprocessors - MPU
Wielkość opakowania producenta: 60
Podkategoria: Microprocessors - MPU
Nazwa handlowa: QorIQ
Timery Watchdog: Watchdog Timer
Nazwy umowne nr części: 935361158557
Znalezione produkty:
Aby pokazać podobne produkty, zaznacz przynajmniej jedno pole wyboru
Aby wyświetlić podobne produkty w tej kategorii, zaznacz co najmniej jedno pole wyboru powyżej.
Wybrane atrybuty: 0

TARIC:
8542319000
CNHTS:
8542319091
USHTS:
8542310045
ECCN:
5A002.a.1

Layerscape Architecture

NXP Layerscape Architecture is the underlying system architecture of the QorIQ® LS series processors. The architecture enables next-generation networks with up to 100Gb/s performance and enhanced packet processing capabilities. Design effort is simplified with a standard, open programming model and a software-aware architecture framework. This design enables customers to fully exploit the underlying hardware for maximum optimization, with the capability to easily adapt to network changes for real-time soft control over the network. A uniform hardware and software model provides the compatibility and scalability required for designing end-to-end networking equipment from home-to carrier-class products. The core-agnostic architecture incorporates the optimum core for the given application: Arm® cores or Power Architecture® cores.